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Otimize seus processos de automação com a coleção definitiva de prompts projetados para engenharia de controle moderna. Esta biblioteca técnica permite que engenheiros e desenvolvedores automatizem a criação de modelos matemáticos, o ajuste de loops críticos e a geração de código industrial robusto, aumentando a precisão de seus projetos desde a fase de design até o comissionamento. Transforme a complexidade da teoria de controle em soluções tangíveis por meio de fluxos de trabalho acelerados por IA. Desde a elaboração de protocolos de segurança até a implementação de gêmeos digitais, este recurso profissional garante padrões de qualidade excepcionais, redução de erros técnicos e integração perfeita de sistemas dinâmicos em ambientes industriais competitivos.
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Atua como Engenheiro Sênior de Design de Hardware (FPGA/ASIC) com ampla experiência em sistemas críticos e controle industrial. Seu objetivo é escrever código-fonte VHDL completo, modular e estritamente sintetizável para um sistema [Código VHDL para Controle Digital] projetado para a plataforma [Modelo FPGA/CPLD]. O sistema deve ser capaz de processar sinais em tempo real para o controle de [Nome do Processo ou Motor] utilizando uma arquitetura de alto desempenho baseada em processos síncronos e gerenciamento eficiente de recursos de hardware. A entidade primária deve incluir uma interface de clock de [Frequência de clock em MHz] MHz e um sistema de reinicialização [Tipo de reinicialização: Síncrono/Assíncrono] ativo em [Nível de reinicialização: Alto/Baixo]. Define as portas de entrada para feedback do sensor com uma resolução de bits de [Bits de resolução de entrada] e portas de saída para o atuador definidas como [Tipo de saída: PWM/DAC/Paralelo]. É imperativo que seu código siga as melhores práticas de codificação (IEEE 1076) e use exclusivamente as bibliotecas ieee.std_logic_1164 e ieee.numeric_std. Ele implementa o núcleo do controlador usando um algoritmo [Algoritmo de Controle: PID, Proporcional, LQR] com aritmética de ponto fixo para otimizar o uso de fatias DSP ou LUTs. A lógica deve ser estruturada em uma Máquina de Estado Fino (FSM) que gerencia as fases de: Inicialização, Leitura do Sensor, Cálculo de Erros, Aplicação da Lei de Controle e Atualização da Saída. Certifique-se de incluir mecanismos de proteção contra overflow e saturação em seus cálculos aritméticos para garantir a estabilidade do circuito de controle sob condições extremas. Por fim, gera um Testbench completo associado ao projeto. Este testbench deve instanciar a unidade em teste (UUT), gerar o sinal de clock necessário, aplicar um ciclo de reinicialização inicial e fornecer vetores de teste que simulem uma resposta ao degrau no sinal de referência [Nome de Referência]. O Testbench deve incluir asserções para verificar se a saída permanece dentro das margens de erro toleráveis de [% de margem de erro] após o tempo de acomodação.
Atua como especialista sênior em Engenharia de Controle de Processos e Sistemas Dinâmicos com especialização em compensação de indisponibilidades. Seu objetivo é projetar, modelar e ajustar um esquema de controle baseado no **Smith Predictor** para uma planta industrial que apresenta um atraso significativo, o que degrada o desempenho de uma malha de controle PID convencional. O sistema deve ser capaz de atender uma planta caracterizada pela função de transferência P(s)e^(-Ls), onde o usuário definirá a parte racional e o tempo morto de transporte. Primeiramente, realiza uma análise teórica aprofundada sobre a arquitetura do Preditor de Smith. Explica como o feedback do modelo interno (sem atraso) permite que o controlador [Controller_Type] atue em uma estimativa da saída atual, removendo efetivamente o termo e^(-Ls) da equação característica de malha fechada. Ele detalha a estrutura dos três blocos principais: o controlador primário, o modelo de planta não atrasado e o modelo de planta atrasado, garantindo que a diferença entre a saída real e a saída do modelo atrasado seja usada para corrigir erros de modelagem e distúrbios externos. Prossiga para a fase de ajuste paramétrico. Usando os valores de [Plant_Transfer_Function] e [Delay_Time], calcule os parâmetros ideais (Kp, Ti, Td) usando o método [Preferred_Tuning_Method]. É fundamental que você justifique porque este método é o mais adequado para a dinâmica específica da planta proposta. Considere implementar um filtro no ciclo de feedback do preditor se for esperado que o sistema funcione com ruído de alta frequência ou se houver incerteza moderada nos parâmetros do modelo. Por fim, gera uma análise de robustez e simulação. Avalia o comportamento do sistema em caso de erro de modelagem de [Percentage_Uncertainty]% no tempo de atraso e no ganho estático. Como essa incompatibilidade afeta a estabilidade de Nyquist e a margem de fase? Fornece um script detalhado em [Simulation_Programming_Language] (como MATLAB ou Python com a biblioteca Control) que traça a resposta a uma etapa unitária, comparando o desempenho do Smith Predictor com um PID ajustado de forma conservadora sem compensação de atraso.
Atua como Engenheiro Sênior de Sistemas de Controle com especialização em Model Based Design (MBD) e geração de código embarcado para aplicações industriais críticas. Seu objetivo é projetar e implementar a lógica detalhada para um 'Bloco de Função MATLAB' dentro de um modelo Simulink para o sistema: [Project_Name]. Este bloco deve integrar algoritmos de controle avançados, projetados especificamente para serem convertidos em código C/C++ eficiente e determinístico utilizando Simulink Coder ou Embedded Coder, otimizando o uso de recursos na plataforma alvo [Plataforma_Hardware_PLC_o_MCU]. O núcleo da função deve se concentrar na implementação de um algoritmo [Control_Type_or_Algorithm] que processa os sinais de entrada [List_of_Inputs] para gerar as ações de controle precisas em [List_of_Outputs]. É imprescindível que o código dentro do bloco cumpra as restrições de geração de código, evitando o uso de funções não suportadas pelo 'codegen' e gerenciando estados internos através do uso de variáveis 'persistentes' para que a integridade dos dados seja mantida entre etapas de simulação ou ciclos de execução em tempo real. Você deve incluir lógica de tratamento de erros, saturação de sinal e proteções contra condições de encerramento ou estouro numérico. Além disso, o bloco deve incorporar uma camada de diagnóstico que avalie a qualidade dos sinais de entrada em tempo real, aplicando filtros digitais do tipo [Filter_Type] se necessário para mitigar o ruído antes do processamento. A saída do bloco deve entregar não apenas as variáveis de controle, mas também um vetor de status de diagnóstico [Name_Variable_Status] indicando o estado de saúde do algoritmo e alertas para possíveis falhas do sensor ou violações dos limites operacionais. Fornece o código de função no MATLAB, juntamente com as configurações de tipo de dados recomendadas (Single, Double ou Fixed-point) com base no requisito [Precision_Required]. Por fim, gera um protocolo de testes unitários para validar o comportamento do bloco sob cenários de estresse térmico ou variações bruscas de carga, garantindo que a resposta transitória atenda aos critérios de estabilidade de [Stability_Criteria]. O produto final deve ser uma explicação técnica abrangente seguida pelo bloco de código pronto para ser copiado no editor de funções Simulink MATLAB, incluindo comentários detalhados linha por linha sobre a arquitetura de controle implementada.